Zybo Z7 DMA音频演示

该演示包含Vivado IP积分器和VIit Witis项目，这些项目控制Zybo Z7的音频编解码器，以记录和播放音频

音频演示记录了从麦克风（J6）或（J7）端口中的行中的5秒样本，并将其播放在耳机上（J5）端口。录音和播放是通过按钮开始的。提供有关应用程序状态的信息的消息将打印到连接的串行终端。

• 带有MICUSB编程电缆的Zybo Z7
• Vivado和Vitis装置与该演示的最新版本兼容（2020.1）
  • 看安装Vivado，Vitis和Digilent板文件for installation instructions.
• Serial Terminal application to receive messages printed by the demo
  • 看安装和使用终端模拟器了解更多信息。
• 耳机或扬声器
• 音频输入设备 - 例如麦克风或带有3.5毫米音频插孔和音频电缆的计算机

首先，首先，发布的版本 - 由一组文件组成 - 仅与Xilinx工具的特定版本兼容，如发行版的名称所指定（称为一个称为一个释放标签）。此外，发布仅与板的指定变体兼容。例如，Zybo Z7标记为“ 20/DMA/2020.1”的释放仅适用于板和Xilinx工具的-20版本（Vivado and Vitis）版本2020.1。

该演示的最新版本以绿色突出显示。

笔记：从2020.1之前释放FPGA演示，使用了不同的GIT结构，并使用了不同的释放标签命名方案。

注明高级用户：All demos for the Zybo Z7 are provided through theZybo-Z7github上的存储库。有关此存储库结构的进一步文档可以在此Wiki上找到Digilent FPGA演示GIT存储库页。

Instructions on the use of the latest release can be found in this dropdown:

Using the Latest Release

笔记：This workflow is common across many Digilent FPGA demos. Screenshots may not match the demo you are working with.

重要的：这些步骤仅适用于Xilinx工具版本2020.1和更新的版本。旧版本可能需要其他流，如发行表中所述。

首先，从上面链接的演示发布页面下载'*.xpr.zip'和'*.ide.zip'文件。XPR档案包含用于构建此演示的硬件平台的Vivado项目。如果需要，可以打开，修改和用于更新硬件平台的项目，但这是可选的。IDE档案包含一组将进口到Vitis工作空间的项目。

笔记：Unlike with Vivado XPR archives, do NOT extract the Vitis project archive ('*.ide.xip'). Vitis imports sources from the archive file directly.

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从发行中进口Vitis项目

在下面选择与您的操作系统相对应的下拉菜单。

视窗

通过在安装过程中创建的“开始菜单”或“桌面快捷方式”打开Vitis。

Linux

打开终端并运行以下命令。默认情况下，安装路径为 /opt /xilinx。

来源/vitis/2020.1/settings64.sh vitis

笔记：不管操作系统，如果Vivado开放，也可以通过工具→发射Vitistoolbar option.

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发射Vitis后，将出现一个对话框，必须选择工作空间。工作空间是目录，其中所有开发应用程序的项目和文件都将实现。如果选择当前不存在的文件夹，将创建它。选择一个工作区，然后单击发射完成发射vitis。

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开放vitis，单击进口项目按钮从一个Vitis项目导出的拉链文件，然后导航到您下载的IDE ZIP文件。

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确保检查存档中的每个项目，然后单击结束将它们导入您的工作空间。

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将修复程序用于Vitis 2020.1错误

由于2020.1版本的Xilinx Vitis IDE中的错误，该项目还需要另外两个步骤才能正确导入。如果您使用的是另一个版本的Vitis，请忽略本节。

After importing the project, open the.sprj文件。在系统项目设置中，通过单击该平台选择一个平台…图标，如图像所示。选择显示的平台，然后单击“确定”。

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Right click on the。prj文件并选择特性。在打开的窗口中，进入C/C++ Build并选择设置，如图所示。打开“设置”选项卡后，选择链接脚本and change the existing path to。。/src/lscript.ld。点击Apply and Close.

现在，该项目已正确导入。

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建立烟炎

Once an application project has been set up and includes all necessary sources, it should be built. To build the project and all of its dependencies, select the system project in the助手窗格，要么单击Buildbutton (), or press Ctrl-B on your keyboard.

笔记：助理窗格，平台，系统和应用程序中有三种类型的构建目标。构建应用程序不会触发要构建的系统中的任何其他应用程序，但会构建包装器作为依赖性。构建平台只会构建平台，因为它没有依赖关系。构建系统会导致系统中的每个应用程序以及平台构建。

This process may take several minutes to complete. When done, the安慰窗口底部的选项卡将显示“构建完成”消息。

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设置Zybo Z7

将Zybo Z7插入计算机中，将其通过microUSB编程电缆将其插入计算机。

将您的麦克风或AUX输入插入Zybo上的适当插孔（分别为麦克风或线路）。将扬声器/耳机插入耳机插孔（HPH）。

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发起烟炎

First, many applications require that a serial console is connected to the board, so that standard output (from print statements) can be viewed. For this purpose, a serial terminal should be used. Use a serial terminal application to connect to the board's serial port. Unless otherwise stated, Zynq designs use a baud rate of 115200 and Microblaze designs with an AXI UART Lite IP use a baud rate of 9600.

笔记：While Vitis has a built in serial terminal included in its Debug view, it sends characters to a board on a line-by-line basis. Some software examples require the use of character-by-character reception of data.tera术语或者油灰are recommended if you are not sure what will work.

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In the资源管理器屏幕左侧的窗格，右键单击要运行的应用程序或系统项目，然后选择在硬件上运行为→1启动（单个应用程序调试）。FPGA将使用Bitstream编程，软件构建创建的ELF文件已加载到系统内存中，并且应用程序项目将开始运行。您将需要点击回到visial系列末端from the安慰标签。

笔记：一旦项目至少运行一次，您可以使用绿色运行按钮（）在屏幕顶部的工具栏中，以对板进行编程。

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此时，该演示现在正在您的董事会上运行。参考Description本文档的一节有关它的作用更多信息。

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此外，其他步骤介绍了如何使用发行版中提供的其他存档，包含硬件项目，重建Vivado项目，并使用新导出的XSA文件来更新Vitis中的平台。

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为了修改并切换为Baremetal Demo的硬件平台，您应该首先从版本中打开Vivado项目。提取先前下载的“*.xpr.zip”文件。

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在Vivado打开一个块设计项目

启动Vivado

在下面选择与您的操作系统相对应的下拉菜单。

视窗

通过在安装过程中创建的“开始”菜单或桌面快捷方式打开Vivado。

Linux

打开a terminal, and change directory (cd) to a folder where log files for your Vivado session can be placed, then run the following commands:

源/vivado/<版本>/settings64.sh vivado

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在Vivado的欢迎屏幕上，请使用开放项目按钮要导航到并打开文件夹中包含的XPR文件，将发布已提取为。

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这project's block diagram, which contains the design, with all of the existing components and their connections, can be opened by either double-clicking on the “*.bd” file in the sources pane (which also includes other source files, such as constraints), or by clicking the开放式设计按钮流导航器pane.

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对设计进行更改不超出此特定文档的范围。有关如何使用IP集成器来创建或修改项目的更多信息，可以通过Baremetal软件项目的Vivado和Vitis入门。本文档的其余部分将讨论如何生成Bortream，导出新的硬件平台并将其加载到Vitis中。

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Before the Vivado project can be built, the block design must be validated. This step runs an automatic check of the block design to see if there are any potential issues with it. Click the验证设计button (）在图窗格的工具栏中（或按F6键）。

If the design has issues, a dialog will pop up that lists them. It should be noted that most警告可以忽略，有些Critical Warnings。这些问题也可以在消息tab of the pane at the bottom of the window.

如果没有问题，将弹出一个对话框，可以告诉您。点击好的接着说。

笔记：在此阶段，一些Zynq板可能会引起关键警告，与PCW_UIPARAM_DDR_DDQS_TO_CLK_DELAY参数有关。这些警告是可忽视的，不会影响项目的功能。有关更多信息，请参见董事会参考手册的硬件勘误部分。

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Build a Vivado Project

在这一点上，Vivado项目可以通过合成和实现来构建，并最终生成Bitstream。点击生成bitstream按钮程序和调试部分流导航器窗户的窗户左侧。

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A dialog will pop up with several options for how Synthesis and Implementation should be run. Most should be left as defaults. Of particular importance is the工作数下拉列表，用于指定计算机的资源应专用于构建的多少。大量的工作将专用更多资源，这将使构建得以更快地完成。建议选择最高的可用号码。

笔记：Critical warnings about how IPs included within another IP were packaged with a different board value can be safely ignored. The same is true for warnings related to negative CK-to-DQS delays seen on some Zynq boards.

根据设计的复杂性，使用的板和计算机的强度，构建项目的过程可能需要5到60分钟。

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When complete, a dialog will pop up that presents several options for what to do next:

• 打开Implemented Design可用于查看已实施并将其放置在芯片上的实际硬件设计。
• View Reports可用于查看有关设计的其他信息，包括设计将使用FPGA的多少资源。
• 打开硬件管理器可以用来直接转到Vivado的硬件管理器，该硬件经理可用于将硬件设计编程到板上。这通常用于不涉及软件组件的设计。
• 生成内存配置文件可用于创建用于将FPGA设计编程为闪存的文件。

如果不需要这些选项，请单击Cancel接着说。

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导出硬件平台

建立项目后，必须将设计从Vivado出口，以便Vitis可以访问有关正在开发软件应用程序的硬件的信息。这包括连接到处理器，其驱动程序，地址等的IP集。生成Bitstream后出口硬件可以使您可以直接从Vitis内部编程板。

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要导出硬件设计，请单击导出→导出硬件在里面文件菜单。

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弹出的向导会引导您完成可用于硬件导出的选项。第一个屏幕使您可以选择一个Fixed或者可扩展platform. In this case, choose a Fixed platform and clickNext接着说。

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这输出screen allows you to select whether only the hardware specification (合成前）应出口，或者是否应包括在内。由于已经生成了Bitstream，因此应将其包含在平台中，以便Vitis可以自动找出编程板时的位置。选择包括Bitstream然后单击Next接着说。

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这文件屏幕为您提供了选择Xilinx shell体系结构（XSA）文件的名称，并为文件夹提供将放置在其中的文件夹的路径。给您的XSA文件一个名称，然后选择一个令人难忘的位置将其放入。此文件将稍后将其导入到Vitis中，因此请记下其放置位置和所谓的内容。

重要的：请勿在文件名或导出路径中使用空格。下划线或骆驼香烟盒推荐使用。

点击Next接着说。

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这final screen of the wizard summarizes the options you selected. Click结束。

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Update a Hardware Platform in Vitis

如果在创建Vitis应用程序项目后更改了硬件设计，则必须采取几个步骤才能使用新导出的XSA文件更新Vitis工作空间。XSA文件包含与Vitis有关硬件平台的所有信息，并且基于此文件更改平台项目的规范将自动加载任何更改。这包括为已安装的新IP添加新驱动程序，并更改定义地址的文件和其他已安装的IP的其他详细信息，这些IP可能已重命名或已更改其地址。

这se steps assume that you have already regenerated the bitstream and reexported hardware in the same way that would be done prior to creating a new Vitis workspace.

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在vitis中助手窗格，找到您希望使用新硬件更新的平台项目。该项目通常具有以“ _wrapper”结尾的名称，并标有文本“ [平台]”。

右键单击此项目并选择Update Hardware Specification。

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在弹出的对话框中，单击Browse并导航到您希望平台定位的XSA文件的位置。点击打开选择此文件。

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仔细检查Hardware Specification Filepath matches that of the XSA file you want to use, then click好的开始自动更新平台的过程。

完成后，将弹出一个对话框，指出平台项目已更新。点击好的要承认这一点。

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At this point, changes to the hardware specification have been loaded into the hardware platform. The bitstream will have been updated, if it was loaded into the XSA file. The set of drivers and the xparameters file will have changed to match what is in the modified design. Changes to the software application may be required before the application can be built and programmed onto the board, however, detailing what may need to be done is outside of the scope of this guide.

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音频播放和录制由下面的按钮控制。

要记录麦克风，请按BTN1。要从line录制，请按BTN3。录制激活后，将通过UART发送消息“开始录制……”，演示将记录5秒的音频。如果在录制过程中按下任何按钮，则消息“仍在录制……”将通过UART发送。

To play to HPH OUT, pressBTN2。一旦激活,回放Sta的消息”rt Playback…” will be sent over UART and the demo will play 5 seconds of audio. If any buttons are pressed during the playback, the message “Still Playing…” will be sent over UART.

所有与使用Zybo Z7有关的材料都可以在其上找到资源中心。

For a walkthrough of the process of creating a simple baremetal software project in Vivado and Vitis, seeBaremetal软件项目的Vivado和Vitis入门。有关GUI的重要部分的信息，以及有关修改，重建和运行硬件演示所需的步骤的间接讨论，也可以在此处找到。

要获得技术支持，请访问FPGADigilent论坛的部分。